Q:

在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗無法降低，請專家介紹在高速（>100MHz)高密度PCB設(shè)計(jì)中的技巧?

A:

在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘r(shí)序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：

1.控制走線特性阻抗的連續(xù)與匹配。

2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時(shí)序及信號完整性的影響，找出可容忍的小間距。不同芯片信號的結(jié)果可能不同。

3.選擇適當(dāng)?shù)亩私臃绞健?/p>

4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。

5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。

在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對時(shí)序與信號完整性的影響。

若對蔽公司的Expedition系列產(chǎn)品有興趣，請電21-64159380，會有專人為您服務(wù)。

Q:

現(xiàn)在有哪些PCB設(shè)計(jì)軟件,如何用PROTEL99合理的設(shè)計(jì)符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求? 謝謝!!

A:

我沒有使用Protel的經(jīng)驗(yàn)，以下僅就設(shè)計(jì)原理來討論。

高頻數(shù)字電路主要是考慮傳輸線效應(yīng)對信號質(zhì)量與時(shí)序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長度與間距，時(shí)鐘(或strobe)信號skew的控制等。

如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces

Q:

請問板子設(shè)計(jì)好，生產(chǎn)出來，DEBUG應(yīng)從那幾個(gè)方面著手。

A:

就數(shù)字電路而言，首先先依序確定三件事情：

1.確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。

2.確認(rèn)所有時(shí)鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。

3.確認(rèn)reset信號是否達(dá)到規(guī)范要求。

這些都正常的話，芯片應(yīng)該要發(fā)出一個(gè)周期(cycle)的信號。接下來依照系統(tǒng)運(yùn)作原理與bus protocol來debug。

Q:

請問適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？另外，一般PCB LAYOUT工程師總是根據(jù)DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師？誰應(yīng)該對板級系統(tǒng)的性能負(fù)主要責(zé)任。謝謝！

A:

與外殼接地點(diǎn)選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。

誰應(yīng)該負(fù)責(zé)制定guideline可能每個(gè)公司有不同的情況而有不同安排。Guideline的制定必須對整個(gè)系統(tǒng)、芯片、電路動作原理有充分的了解，才能制定出符合電氣規(guī)范且可實(shí)現(xiàn)的guideline。所以，以我個(gè)人的觀點(diǎn)，硬件系統(tǒng)工程師似乎較適合這個(gè)角色。當(dāng)然，資深PCB工程師可以提供在實(shí)際實(shí)現(xiàn)時(shí)的經(jīng)驗(yàn)，使得這guideline可以實(shí)現(xiàn)的更好。

Q:

向您請教一下關(guān)于DVB-S的噪聲門限測試問題，請您就目前內(nèi)關(guān)于噪聲門限的測試做一綜述，感謝您的指點(diǎn)。

A:

抱歉，我沒有DVB-S (Digital Video Broadcasting)相關(guān)的設(shè)計(jì)經(jīng)驗(yàn)與資料可提供給你。

Q:

近聽說一家以色列的公司Valor在內(nèi)試推PCB layout的solution,不知該公司產(chǎn)品如何？

A:

抱歉，我不適合在這場合評論其它競爭對手的產(chǎn)品。我認(rèn)為任何EDA軟件產(chǎn)品合不合用與要設(shè)計(jì)的產(chǎn)品的特性有關(guān)。例如，所設(shè)計(jì)的產(chǎn)品其走線密度是否很高，這可能對繞線引擎的推擠線功能有不同的需求。以下僅提供一些考慮的方向：

1.使用者的接口是否容易操作。

2.推擠線的能力(此項(xiàng)關(guān)系到繞線引擎的強(qiáng)弱)

3.鋪銅箔編輯銅箔的難易

4.走線規(guī)則設(shè)定是否符合設(shè)計(jì)要求

5.機(jī)構(gòu)圖接口的種類。

6.零件庫的創(chuàng)建、管理、調(diào)用等是否容易

7.檢驗(yàn)設(shè)計(jì)錯(cuò)誤的能力是否完善

Q:

請問，模擬電源處的濾波經(jīng)常是用LC電路。但是，我發(fā)現(xiàn)有時(shí)LC比RC濾波效果差，請問這是為什么，濾波時(shí)選用電感，電容值的方法是什么？

A:

LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。 因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如RC。但是，使用RC濾波要付出的代價(jià)是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。如果LC的輸出端會有機(jī)會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。

電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。

另外，如果這LC是放在開關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。

Q:

對于lvds低壓差分信號，原則上是布線等長、平行，但實(shí)際上較難實(shí)現(xiàn)，是否能提供一些經(jīng)驗(yàn)？貴公司產(chǎn)品是否有試用版？

A:

差分信號布線時(shí)要求等長且平行的原因有下列幾點(diǎn)：

1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續(xù)。

2.等長的目的是想要確保時(shí)序(timing)的準(zhǔn)確與對稱性。因?yàn)椴罘中盘柕臅r(shí)序跟這兩個(gè)信號交叉點(diǎn)(或相對電壓差值)有關(guān)，如果不等長，則此交叉點(diǎn)不會出現(xiàn)在信號振幅(swing amplitude)的中間，也會造成相鄰兩個(gè)時(shí)間間隔(time interval)不對稱，增加時(shí)序控制的難度。

3.不等長也會增加共模(common mode)信號的成分，影響信號完整性(signal integrity)。

Q:

您能比較一下CandenceInnovedaMentorZuken公司各自的自動布線及SI仿真工具嗎？有沒有測試指標(biāo)呢？

A:

各個(gè)PCB板子相互連接之間的信號或電源在動作時(shí)，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗小的地方流回去。所以，在各個(gè)不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對其它較敏感信號的影響。

Q:

眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。

A:

在EDA軟件的專門術(shù)語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。

Mechnical: 一般多指板型機(jī)械加工尺寸標(biāo)注層

Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個(gè)限制可以獨(dú)立分開定義。

Topoverlay: 無法從字面得知其意義。多提供些訊息來進(jìn)一步討論。

Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進(jìn)一步討論。

Toppaste: 頂層需要露出銅皮上錫膏的部分。

Bottompaste: 底層需要露出銅皮上錫膏的部分。

Topsolder: 應(yīng)指頂層阻焊層，避免在制造過程中或?qū)砭S修時(shí)可能不小心的短路 Bottomsolder: 應(yīng)指底層阻焊層。

Drillguide: 可能是不同孔徑大小，對應(yīng)的符號，個(gè)數(shù)的一個(gè)表。

Drilldrawing: 指孔位圖，各個(gè)不同的孔徑會有一個(gè)對應(yīng)的符號。

Multilayer: 應(yīng)該沒有單獨(dú)這一層，能指多層板，針對單面板和雙面板而言。

Q:

如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對周圍模擬小信號的高頻干擾,有沒有一些設(shè)計(jì)的基本思路? 謝謝

A:

選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損dielectric loss會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

Q:

在高密度印制板上通過軟件自動產(chǎn)生測試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測試要求嗎?添加測試點(diǎn)會不會影響高速信號的質(zhì)量？

A:

一般軟件自動產(chǎn)生測試點(diǎn)是否滿足測試需求必須看對加測試點(diǎn)的規(guī)范是否符合測試機(jī)具的要求。另外，如果走線太密且加測試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動對每段線都加上測試點(diǎn)，當(dāng)然，需要手動補(bǔ)齊所要測試的地方。

至于會不會影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定。基本上外加的測試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在線上，后者則是多了一段分支。這兩個(gè)情況都會對高速信號多多少少會有點(diǎn)影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點(diǎn)越小越好(當(dāng)然還要滿足測試機(jī)具的要求)分支越短越好。

Q:

在高速板(如p4的主板)layour，為什么要求高速信號線(如cpu數(shù)據(jù)，地址信號線）要匹配? 如果不匹配會帶來什么隱患？其匹配的長度范圍（既信號線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？

A:

要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說如果不匹配，則信號會被反射影響其質(zhì)量。

所有走線的長度范圍都是根據(jù)時(shí)序(timing)的要求所訂出來的。影響信號延遲時(shí)間的因素很多，走線長度只是其一。P4要求某些信號線長度要在某個(gè)范圍就是根據(jù)該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長度的允許誤差。 至于， 上述兩種模式時(shí)序的計(jì)算， 限于時(shí)間與篇幅不方便在此詳述， 請到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。

Q:

首先感謝您回答我上次的問題。上回您說電源平面和地平面基本上都是金屬平面，所以對電場磁場都有屏蔽效應(yīng)，那我可以把電源平面上面的信號線使用微帶線模型計(jì)算特性阻抗嗎?電源和地平面之間的信號可以使用帶狀線模型計(jì)算嗎？

A:

是的， 在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

Q:

在高速PCB設(shè)計(jì)中，信號層的空白區(qū)域可以敷銅，那么多個(gè)信號層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？

A:

一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時(shí)要注意敷銅與信號線的距離， 因?yàn)樗蟮你~會降低一點(diǎn)走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。

Q:

test coupon的設(shè)計(jì)有什么規(guī)范可以參照嗎？如何根據(jù)板子的實(shí)際情況設(shè)計(jì)test coupon？有什么需要注意的問題？謝謝！

A:

test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計(jì)需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon上的走線線寬和線距(有差分對時(shí))要與所要控制的線一樣。 重要的是測量時(shí)接地點(diǎn)的位置。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon上量測信號的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。 以下提供兩篇文章參考:

1. http://developer.intel.com/desig ... ots/pcd_pres399.pdf

2. http://www.Polarinstruments.com/index.html (點(diǎn)選Application notes)

Q:

為了大限度的保證高速信號質(zhì)量，我們都習(xí)慣于手工布線，但效率太低。使用自動布線器又無法監(jiān)控關(guān)鍵信號的繞線方式，過孔數(shù)目、位置等。手工走完關(guān)鍵信號再自動布線又會降低自動布線的布通率，而且自動布線結(jié)果的調(diào)整意味著更多的布線工作量，如何平衡以上矛盾，利用優(yōu)秀的布線器幫助完成高速信號的布線？

A:

現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。 各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設(shè)計(jì)者的想法。 另外, 手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個(gè)繞線引擎能力強(qiáng)的布線器, 才是解決之道。如果您對蔽公司Expedition有興趣試看看我們的繞線引擎, 請電21-64159380, 會有專人為您服務(wù)。

Q:

一些系統(tǒng)中經(jīng)常有A/D，問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點(diǎn)連接，加粗地線和電源線外，希望專家給一些好的意見和建議！

A:

除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 好要加濾波線路。 另外, 數(shù)字信號和模擬信號不要有交錯(cuò), 尤其不要跨過分割地的地方(moat)。

Q:

在實(shí)際布線中，很多理論是相互沖突的；例如： 1。處理多個(gè)模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實(shí)際的小型化、高密度布線中，由于空間的局限或者絕對的隔離會導(dǎo)致小信號模擬地走線過長，很難實(shí)現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數(shù)地都連接在這一個(gè)孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？ 2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時(shí)如何從布線解決這個(gè)問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請問如何解決這些沖突？多謝！

A:

1. 基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠(yuǎn), 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。

3. 確實(shí)高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內(nèi)層。 后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

Q:

在pcb上靠近平行走高速差分信號線對的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計(jì)算時(shí)，差分線對也是以50歐姆來計(jì)算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？謝謝！

A:

會使高頻信號能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會使信號源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號衰減的理論分析我并沒有看過, 所以我無法評論。

對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時(shí)間延遲(timing delay)。

差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。

接收端差分線對間的匹配電阻通常會加, 其值應(yīng)等于差分阻抗的值。 這樣信號品質(zhì)會好些。

歡迎www.mentor.com/icx里面有一些不錯(cuò)的技術(shù)資料。

Q:

在高速設(shè)計(jì)中，如何解決信號的完整性問題？差分布線方式是如何實(shí)現(xiàn)的？對于只有一個(gè)輸出端的時(shí)鐘信號線，如何實(shí)現(xiàn)差分布線？

A:

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

差分對的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個(gè)輸出端的時(shí)鐘信號是無法使用差分布線的。